INF H131 Reset Circuits Steve Kilts, Advanced FPGA Design, Chapter 10

INF H132

3

4

5

6

7

8

9

10

INF H1311 Fordeler med asynkron reset Alle ASIC og FPGA leverandører har asynchron reset. –Enkelt å syntetisere sålenge leverandørens verktøy ivaretar timing krav til det distribuerte reset signalet. –Asynchrone reset signalet bør distribueres i høyhastighets net på samme måte som klokke net. Dataveien vil alltid være ”ren”. –Aldri ekstra logikk blandet inn i funksjonell logikk. Kretsen vil bli satt i en valgt tilstand selv om klokka ikke er aktiv. –I enkelte FPGA syntese verktøy som Xilinx XST, er det nå mulig å gjøre dette ved å gi signaler verdi ved deklarering. Det er ikke standard design praksis, og ikke mulig for ASIC design. Praktisk ifbm. simulering; unngår udefinerte tilstander ved oppstart av simulering som fører til veldig mange simulatormeldinger.

INF H1312 Ulemper med asynkron reset Må ha reset synchronizer logikk som vist i figur Ofte sett på som en ulempe ved cycle basert simulator, men dette unngås ved å la reset signalet endres på inaktiv klokkeflanke (vanligvis falling_edge) under simulering. Ekstra reset pin. Vanligvis et krav ved ASIC design. Reset signalet må ikke ha støy eller ”spikere” som fører til uønsket reset. –Dette unngås ved at reset signalet kommer fra en prosessor, en mikrokontroller eller er et utgangsregister i en annen FPGA; mao. intet kombinatorisk signal (ref. figur 10.10).

INF H1313 Fordeler og ulemper med synkron reset Meget enkel timing analyse med 100% synkron krets. Enkelte leverandører som Xilinx, har optimalisert FPGA teknologien for synchron reset. Enkelt å generere intern synkron reset uten ekstra logikk. Leverandør avhengighet –Xilinx og Altera har både asynchron og synchron reset av flipflop’er –Actel har kun asynchron reset av flipflop’er som fører til reset signalet i dataveien ved synchron reset. –ASIC leverandører har vanligvis kun asynchron reset av flipflop’er Mindre problemer med støy/spikere, men kan fortsatt forårsake problemer hvis reset endres nær klokkeflanken. –Unngås ved å bruke reset synchronizer logikk også ved synchron reset. ASIC krever kjent tilstand ved oppstart som dermed gir krav om reset sekvens med aktiv klokke. FPGA blir satt til en kjent tilstand ved konfigurering og dermed ikke krav til reset signal. –Som omtalt tidligere ikke nødvendigvis ønsket tilstand slik at det setter krav til at syntese verktøyet tillater initialisering av signaler ved deklarering. Designet forutsetter allikevel ofte at alle klokker er aktive ved oppstart ved synkron reset. Det eksterne reset signalet må være aktivt lenge nok for den langsomste klokka i et multiklokke design. Simulatoren gir veldig mange meldinger ved oppstart (dvs. tid 0; også kalt ”tidenes morgen”).