INF3400 Del 3,4,5-8 Repetisjon Statisk digital CMOS

CMOS inverter og DC karakteristikk CMOS inverter:

pMOS transistor: nMOS transistor: AVLineærMetning V gsn < V tn V gsn > V tn V inn < V tn V inn > V tn V dsn < V gsn - V tn V dsn > V gsn - V tn V ut < V inn - V tn V ut > V inn - V tn AVLineærMetning V sgp < |V tp| V sgp > |V tp| V inn > V DD +V tp V inn < V DD +V tp V sdp < V dsat V sdp > V dsat V sdp < V sgp - |V tp| V sdp > V sgp - |V tp| -V ut < V tp - V inn -V ut > V tp - V inn V ut > V inn - V tp V ut < V inn - V tp

Inverter transisjon: I områdene B, C og D er begge transistorene PÅ, slik at det går en strøm mellom spenningsforsyningene.

Transistorstørrelser

Støymargin Høyeste inngang tolkes som 0. Høyeste utgang defineres som 0. Laveste inngang tolkes som 1. Laveste utgang defineres som 1.

RC forsinkelsesmodeller

Seriekobling av transistorer: Parallellkobling av transistorer: Eksempel NAND3: Transisjon fra 0 til 1: Transisjon fra 1 til 0:

RC modell

Elmore forsinkelsesmodell NAND3 NANDN: Forsinkelsesmodell:

Parasittisk tidsforsinkelse: Vi kaller diffusjonskapasitanser for parasittiske kapasitanser som bidrar til parasittisk tidsforsinkelse. Eksterne kapasitanser er definert som gatekapasitans for porter som skal drives. Eksempel NAND3 som skal drive h tilsvarende porter: Enkel RC modell: Elmore: Parasittisk tidsforsinkelse: Tidsforsinkelse (h=4): Parasittisk tidsforsinkelse: Tidsforsinkelse (h=4): h=4:

Elektrisk effort Vi kaller forholdet mellom ekstern last (kapasitans) og inngangslast for elektrisk effort. Dette forholdet kalles fanout og skrives som C h. Logisk effort Vi kaller forholdet mellom en ports inngangskapasitans og inngangskapasitansen til en inverter som leverer samme utgangsstrøm for logisk effort g.

Lineær forsinkelsesmodell Normalisert tidsforsinkelse: Effort tidsforsinkelse Parasittisk tidsforsinkelse Elektrisk effort h:

Logisk effort Vi kaller forholdet mellom en ports inngangskapasitans og inngangskapasitansen til en inverter som leverer samme utgangsstrøm for logisk effort g.

INF3400/4400 Del 5 Statisk digital CMOS Parasittisk tidsforsinkelse Vi definerer parasittisk tidsforsinkelse som tidsforsinkelse i en port uten ekstern last. Port1234n Inverter1 NAND234n NOR234n Tristate24362n Antall innnganger N- inngangs NAND port: I realiteten øker parasittisk tidsforsinkelse kvadratisk med antall innganger.

Tidsforsinkelse i kjede av logiske porter Logisk effort i kjede: Elektrisk effort i kjede: Forgreiningseffort: Forgreiningseffort i kjede:

Kjedeeffort: Kjedeforsinkelse: Kjedeforsinkelse vil ha en minimumsverdi når alle portene har lik effort forsinkelse f. Dvs.: Minimum tidsforsinkelse: Transistorstørrelser: Som gir:

Eksempel:Logisk effort i kjede: Elektrisk effort i kjede: Forgreinings effort i kjede: Kjedens effort: Optimal porteffort: Parasittisk tidsforsinkelse: Minimum kjedeforsinkelse:

Starter ved utgangen og finner transistorstørrelser: Beregner x:

Bubble pushing

Eksempel:

Vi antar at: Logisk effort: Parasittisk tidsforsinkelse: Kjedens effort: Optimal porteffort: Vi beregner y:Vi beregner x:

Løsning: Tidsforsinkelse:

Porter med skew

Introduksjon til effektforbruk Effektforbruk: Effektforbruk over en tidsperiode T: Gjennomsnittelig effektforbruk over en tidsperioden: Statisk effektforbruk: 1.AV strøm. 2.Tunnellering. 3.Pn-overganger. 4.Lekkasje i transistorer som overstyres. Dynamisk effektforbruk: 1.Opp- og utladning av kapasitanser. 2.Kortslutningsstrøm.

Statisk effektforbruk AV strøm: Statisk effektforbruk:

Dynamisk effektforbruk Inverter med last: Gjennomsnittelig dynamisk effektforbruk: Tar hensyn til aktivitet: Over tidsperioden T:

Pseudo nMOS NOR Logisk effort:

Parasittisk tidsforsinkelse:

Ganged CMOS

Kaskode spenning svitsj logikk NAND port