FET (Field Effect Transistor)

Presentasjon om: "FET (Field Effect Transistor)"— Utskrift av presentasjonen:

1 FET (Field Effect Transistor)
Junction Field Effect Transistor Metal Oxide Semiconductor Field Effect Transistor JFET MOSFET

2 BJT – strømkontrollert transistor. Ic = Ib + Ie <-> Ic = betta
BJT – strømkontrollert transistor. Ic = Ib + Ie <-> Ic = betta * Ib FET – høy inngangsmotstand (flere mega Ohm), spenningskontrollert transistor 3-terminal transistor (BJT: emitter-base-kollektor, FET: source-gate-drain) Flere FET-transistorer kan kobles til samme signalkilde (trekker mye mindre strøm) Effekt P=V*I, mindre strøm gir mindre varmeutvikling. Perfekt for IC (integrerte kretser), mange transistorer tett sammen. BJT høyere forsterkning enn FET Pilen peker mot n-matrialet (pil inn ved n-type kanal og ut ved p-type kanal)

3 Symboler BJT JFET D-MOSFET E-MOSFET CMOS
BJT pilen peker mot n-type materiale JFET pilen peker mot GATE for n-type kanal, vekk fra GATE for p-type kanal MOSFET pilen peker mot n-type materiale CMOS en sirkel på gate indikerer p-type materiale, ingen sirkel på GATE er n-type materiale CMOS

4 n-kanal JFET Strømretning og polariteten forskjellig på nJFET og pJFET
P-type materialet går rundt hele n-type kanalen (Som en sylinder av n-type materiale med p-type bånd rundt) JFET normalt PÅ når Vg = 0V ( kanalen er tilstede når det ikke er noen spenning på GATE ) Skrur den av meg å legge på en NEGATIV spenning på GATE, deplesjonsområdet blir større og krymper kanalen Større deplesjonsområde betyr mindre strøm n-kanal JFET

5 Figurene viser deplesjonsområdet for ulike spenninger av Vgs (merk NEGATIV spenning på GATE)
NEGATIV spenning på GATE betyr lavere potensiale på GATE enn på SOURCE Idss er maksimum strøm som går gjennom transistoren når Vgs = 0V Idss forteller hva maks strøm transistoren kan levere før den går inn i breakdown VBR (breakdown Voltage) er det området hvor spenningen Vds blir så stor at drain- og source terminalene går i stykker og strømmen øker drastisk. VP (Pinch-off Voltage) er det området hvor en endring av drain-source spenningen ikke endrer Id noe særlig Området FØR VP kalles det ohmske området Området MELLOM VP og VBR er det konstante området

6 Transkonduktansen er gitt av forholdet :
Endring i Id og Vgs -> transkonduktansen er ikke konstant langs kurven gm er MYE MINDRE for en JFET enn for en BJT, forsterker langt mindre Av = gm * rD (hvor rD er motstand koblet til drain) Forsterkningen for BJT? Av er avhengig av gm -> gm er avhengig av Vgs. Vgs kan variere fra JFET til JFET Faseforskjell på 180 grader

7 Metal Oxide Semiconductor Field Effect Transistor
Brukes mest i digital elektronikk Disse har høy inngangsmotstand! 2 typer: Depleption-type MOSFET (D-MOSFET) – kan operere i både deplesjon- og enhansment modus D-MOSFET har en fysisk kanal, transistoren er på som for JFET Ulikt fra JFET : D-MOSFET er IKKE begrenset til negative VGS-spenninger Enhansment-type MOSFET (E-MOSFET) – kan kun jobbe i enhansment modus E-MOSFET trenger spenning på GATE for å lage kanal mellom source og drain

8 D-MOSFET, ulike moduser
VGS = 0V, kanalen er uforandret VGS < 0V, kan sammenliknes med JFET, er i depletions-modus VGS > 0V, kanalen blir utvidet, er i enhancement-modus

9 Enhansment MOSFET Leder kun når VGS > 0V Dannes en kanal mellom source og drain når VGS > 0V n-kanal : positiv spenning tiltrekker seg elektroner -> dannes en kanal mellom source og drain som blir større når VGS øker Har en terskelspenning Vth som er spenningen på VGS når en kanal mellom source-drain er dannet. Idss = 0A, ingen spenning på GATE -> transistoren er av

10 CMOS Complementary Metal Oxide Semiconductor nMOS øverst pMOS nederst

11 Digitale kretser jobber med rektangulære bølgeformer (firkantpulser)
-> skifter mellom 2 dc-nivåer, logiske nivåer 0 og 1 (logisk av og logisk på) CMOS krets logikk mindre kompleks enn BJT -> plass til mer CMOS-kretser på en IC (integrert krets) Høy inngangsmotstand -> trekker mindre strøm -> kan kjøres kaldere pMOS aktiveres av en logisk lav 0V, mens nMOS aktiveres av en aktiv høy 1.2V Inverter : lavt signal inn gir 5V ut pga Q1 leder mens Q2 er av høyt signal inn gir 0V ut pqa Q2 leder mens Q1 er av

12 Skjematikk Utlegg CMOS teknologi nede i 12nm teknologi
Tegnes i program som Cadence Figurene viser skjematikk og utlegg for en inverter

13 Kahoot.it Hva husker du fra pensum?