INF1400 – Kap 10 CMOS Teknologi. Hovedpunkter MOS transistoren Komplementær MOS (CMOS) CMOS teknologiutvikling CMOS eksempler - Inverter - NAND / NOR.

Presentasjon om: "INF1400 – Kap 10 CMOS Teknologi. Hovedpunkter MOS transistoren Komplementær MOS (CMOS) CMOS teknologiutvikling CMOS eksempler - Inverter - NAND / NOR."— Utskrift av presentasjonen:

1 INF1400 – Kap 10 CMOS Teknologi

2 Hovedpunkter MOS transistoren Komplementær MOS (CMOS) CMOS teknologiutvikling CMOS eksempler - Inverter - NAND / NOR - Fulladder

3 NMOS transistoren NMOS (Negative doped Metal Oxide Silicon) –En 3 (4) terminals komponent Symbol: Source Drain Gate Source Drain Gate –Spenningen på gate bestemmer om transistoren leder strøm mellom drain og source terminalene

4 NMOS transistoren n+ p- poly p- : Svakt positivt dopet silisium n+ : Sterkt negativt dopet silisium (ledende) poly : Polykrystalinskt silisium (ledende) n+ poly p- Source Silisiumskive Isolasjon Gate Silisiumskive Sett fra siden Drain Ledning Sett ovenifra

5 NMOS transistoren n+ p- poly Source Isolasjon Gate Silisium skive Drain Strøm (elektroner) kan ikke gå i fra p- til n+ materiale Strøm kan derfor i utgangspunktet ikke gå i fra source til drain n+ og poly leder strøm, p- leder også strøm til en viss grad

6 NMOS transistoren n+ p- Source Isolasjon Gate Silisium skive Drain Hvis man setter en positiv spenning på gate terminalen (5V)* i forhold til silisiumskiven, dannes det et n+ lag under gate terminalen 0V 5V Nå kan det gå strøm i mellom source og drain * Forutsetter en 5V prosess i alle påfølgende forklaringer

7 NMOS transistoren NMOS brukt som styrt bryter (digital anvendelse) n+ p- Gate 0V Metall- ledning Bryter ekvivalent n+ p- Gate 0V 5V Metall- ledning Bryter ekvivalent

8 PMOS transistoren PMOS (Positive doped Metal Oxide Silicon) –En 3 (4) terminals-komponent Symbol: Drain Source Gate Drain Source Gate –Spenningen på gate bestemmer om transistoren leder strøm i mellom drain og source terminalene

9 PMOS transistoren p+ p- poly n- : Svakt negativt dopet silisium p+ : Sterkt positivt dopet silisium (ledende) poly : Polykrystalinskt silisium (ledende) p+ poly p- Source Silisiumskive Isolasjon Gate Silisiumskive Sett fra siden Sett ovenifra Drain n- N-brønn n-

10 PMOS transistoren p+ p- poly Source Gate Silisium skive Drain Strøm (elektroner) kan ikke gå i fra p+ til n- materiale Strøm kan derfor i utgangspunktet ikke gå i fra drain til source p+ og poly leder strøm, n- leder også strøm til en viss grad n- N-brønn

11 PMOS transistoren p+ p- Source Gate Silisium skive Drain Hvis man setter en negativ spenning på gate- terminalen (- 5V) i forhold til brønnen, dannes det et p+ lag under gate- terminalen 5V 0V Nå kan det gå strøm mellom drain og source n- N-brønn

12 PMOS transistoren PMOS brukt som styrt bryter (digital anvendelse) p+ Gate 5V Metall- ledning Bryter ekvivalent n- Bryter ekvivalent p+ Gate 5V 0V Metall- ledning n-

13 CMOS kretser CMOS (Complementary MOS) inverter x x´x´ gnd p+ 5V n- p+ n+ p-0V n- p- x x´x´ Vdd Gnd Sett fra siden Sett ovenifra Kontakt fra metall til n+ MetallPoly Vdd

14 CMOS inverter Tilstand 1 - 0V inn, 5V ut 0V 5V p+ 5V n- p+ n+ p-0V n- p- 0V 5V VddGnd Sett fra siden Sett ovenifra 0V 5V Vdd Gnd e- Vdd Gnd

15 CMOS inverter Tilstand 2 - 5V inn 0V ut 5V0V p+ 5V n- p+ n+ p-0V n- p- 5V 0V VddGnd Sett fra siden Sett ovenifra 5V 0V Vdd Gnd e- Vdd Gnd

16 CMOS NAND-krets Både A og B må være 5V for å koble utgangen ned til 0V AB A B (AB) ´ Vdd Gnd Vdd

17 CMOS NAND-krets BA A B (AB) ´ Skjema n- p- Vdd B A (AB) ´ Utlegg Gnd 0V 5V

18 CMOS NOR-krets Det holder at enten A eller B er 5V for å koble utgangen ned til 0V A B A B (A+B) ´

19 CMOS NOR-krets Skjema A B B A (A+B) ´ n- Vdd Gnd AB (A+B) ´ Utlegg 0V 5V

20 CMOS-kretser A B A B (C(A+B)) ´ C C En enkel CMOS port kan implementere generelle funksjoner Eksempel: F = (C(A+B)) ´ n- Gnd BC (C(A+B)) ´ A Vdd p-

21 CMOS-kretser Eksempel: Fulladder

22 CMOS - teknologiutvikling Skalering – reduksjon i geometriske størrelser n+ p- poly Isolasjon: Silisiumoksyd Silisiumskive Transistorlengde Gate isolasjon: Vanlig tykkelse 1.2nm – 7nm State of the art: <3 atomlag Gevinst ved reduksjon i tykkelse: Raskere transistor Transistor lengde: Vanlig lengde: 0.06 m m-0.35 m m State of the art: <32nm Gevinst ved reduksjon i lengde: Raskere transistor

23 CMOS - teknologiutvikling Flere metall lag – Mer 3 dimensjonal ledningsstruktur Vanlig antall metall lag: 5 - 12 Eksempel: Xilinx – Virtex V FPGA 65nm transistorlengde, 12 metall lag, Vdd kjerne = 1V Sideeffekt ved skalering: Forsyningsspenningen må reduseres

24 CMOS - teknologiutvikling 32nm Transistor Eksempel på mikrochip overflate Metall ledninger

25 CMOS - teknologiutvikling Intel 90nm prosess

26 CMOS - teknologiutvikling Intel 90nm prosess Tverrsnitt av metall ledinger i 7 lag

27 CMOS - teknologiutvikling

28 Kurs i CMOS design ved IFI INF3420/4420 - Prosjektoppgave i mikroelektronikk (vår) INF3400/4400 - VLSI Design (vår)

29 Oppsummering MOS transistoren Komplementær MOS (CMOS) CMOS eksempler CMOS teknologi 2009 Designeksempler (Cadence) - Inverter - NAND / NOR - Fulladder