Prosjektgruppe 59 Prosjektgruppe 59

Hva som må være med Presentasjon av gruppa OK Bla bla bla bla OK Kort om prosjekt (intro) OK Formål med Bitsynk.OK Oppgave def. m/endring OK Forklare Bitsynk. blokkvis Hvordan virker den Bitsynk.delen (Bifase, NRZ) (fordeler/ulemper ?) Forklare blokkskjema (kort) OK Forklare blokkene i blokkskjema OK Prosjektgruppe 59

Hvem vi er Arnt Lisa Tomas Svein Roger Prosjektgruppe 59 Forteller kort om oss. Gruppe 59, linjen teleteknikk. Gruppa har fungert ganske bra ilag. Vi har hadd hver vårt ansvarsområdet, arnt e leder, tomas softwareansvarlig, svein r testansvarlig og æ sjøl hardwareansvarlig. Vi har jobbe sammen på skolen i hele prosjektperioden. Prosjektgruppe 59

Veileder og oppdragsgiver Anthony Morgan Oppdragsgiver Forsvarets Forskningsinstitutt, FFI Kontaktperson: Terje Angeltveit www.bitsynkroniser.tk Vår interne Veileder ved hist :Antony Morgan Vår Oppdragsgiver e Forsvarets Forskningsinstitutt som holder til på kjeller Kontaktperson vår der e Terje Angeltveit som vi har hadd videomøte med annahver uke. Prosjektgruppe 59

Prosjektbeskrivelse Lage en programmerbar, fleksibel og fulldigital bitsynkronisator Gjenvinne klokkesignal fra en seriell datastrøm Linjekodene Bifase og NRZ Bitrater fra 100kBit/s til 20Mbit/s Oppgaven går ut på å bygge en programmerbar, fleksibel og fulldigital bitsynkronisator som har som oppgave å gjenvinne klokketakten i en seriell datastrøm. Fleksibelt: mulighet for å teste ut forskjellige deler av FPGAen. Dette er blan anna realisert ved at flere I/O-pinner på FPGAen er lagt ut på en konnektoren. (Kretskortet har i tillegg ekstra utgang på SMA-konnektor, og det er flere muligheter ved valg av inngangsspenning og spenningsregulatorer.) Fulldigital: alt er implementert i FPGAen Programmerbar: kan legge inn ønsket maskinvarebeskrivsel i FPGAen. Denne serielle datastrømmen kan være koda me forskjellige varianter av linjekodene NRZ og Bifase. Her er eksempel en variant av NRZ og BIfase, nemlig NRZ-L og Bifase-L. I NRZ-L er ’1’ representert med høyt nivå, mens ’0’ er representert med lavt nivå. I Bifase-L er ’0’ representert med stigende flanke( halvveis i bitintervallet (’01’)), mens ’1’ representeres med fallende flanke (halvveis i bitintervallet (’10’)).( Dette gjør at Bifase-koden vil ha symbolrate 2 ganger større enn bitraten. Dette må tas hensyn til ved gjenvinning av klokketakten.) Prosjektgruppe 59

Prosjektbeskrivelse Realiseres med Alteras Cyclone FPGA med innebygd PLL Fasedetektor N: VCO f0 f0·N e I prosjektbeskrivelsen fra FFI står det at Denne bitsynkronisatoren skal realiseres med Alteras nye Cyclone-serie med Field-Programmable-Gate-Array (FPGA) som har innebygd faselåst sløyfe, PLL.Phase-Locked-Loop (PLL). PLL- faselåst sløyfe - VCO=spenningsstyrt oscillator.sammenligner inngangssignal f0 med oscillatorutgangen. faseforskjellen e mellom f0 og oscillator er det som kommer ut av fasedetektor , og den vil justerer om oscillatoren skal øke eller minke i frekvens for å få samme fase som inngangsignalet. N-teller e en dele-krets som gjør at du kan få ut multipler av inngangsignalet, sett du den for eks. te 2 så vil du få ut den dobbelt frekvens av inngangsignalet f0. Hos oss er N=1. FPGA – programmerbar logisk brikke der man kan implementere digital logikk etter ønske. Prosjektgruppe 59

Formålet med Bitsynkronisatoren Inngår i telemetrisystemene for overføring av data. Det ferdige produktet vil inngå i en komplett bakkestasjon Forskningsrakett Tx Enkoding Nyttedata Klokke Rx Bitsynk. Bakkestasjon Dekoding Den nye bitsynkroniseren skal inngå i telemetrisystemene vi bruker for overføring av data fra forskningsraketter og ubemannede fly til bakkestasjon. Systemene vi bruker i dag er store og kompliserte, så den nye bitsynken vil inngå, og være en del av, et system i en Altera krets som også skal inneholder en komplett PCM dekoder. Med dette nye systemet kan vi få en komplett bakkestasjon på et lite kort sammen med en bærbar PC. Dette vil forenkel felt operasjonene betraktelig for oss. Prosjektgruppe 59

Forskningsrakett Bakkestasjon Tx Enkoding Rx Bitsynk. Dekoding Data Klokke Rx Bitsynk. Bakkestasjon Dekoding Hensikten med bitsynkronisatoren Prosjektgruppe 59

Begrensninger Minimumsfrekvensen til innebygd PLL er 15,625 MHz minste bitrate for bitsynk er 15,625 Mbit/s DPLL benyttes for Bifase Innebygd PLL benyttes for NRZ ved bitrater over 15,625 Mbit/s Bithastighetene var i utgangspunktet definert til å gå fra 100kbit/s til 20Mbit/s, men det viste seg at den innebygde PLLen har en minimumsfrekvens på 15,625MHz. Dette begrenser minimum bitrate til 15,625Mbit/s, noe som førte til at vi måtte tilpasse den opprinnelig tiltenkte løsningen . For de lavere bithastighetene ble det bestemt at skulle realiseres en digital PLL (DPLL). Dette gjelder for de forskjellige varianter av linjekoden bifase, mens for linjekoden Non-Return-to-Zero (NRZ) vil minimum bitrate være 15,625Mbit/s da digital PLL ikke kan brukes for NRZ. Dette fordi digital PLL mister faselåsing til inngangssignalet ved innkommende sekvens av sammenhengende 0ere eller 1ere. Prosjektgruppe 59

Vår løsning Prosjektgruppe 59 Pga begrensningene som tidligere nevnt har vi kommet fram til denne løsningen Dataselektor Velger om vi skal ha bifase eller NRZ M2M Brytere og lysdioder Brytere for å velge programsnutt Lysdioder viser tilstand Testgenerator Innebygd testgenerator, kun til testing av prototype PLL Den innebygde PLLen. Brukes for å gjenvinne klokke til NRZ PFDENA Ved lange sekvenser av ’0’ og ’1’ vil man med NRZ oppnå liten taktinformasjon. Problemet løses vha pfdena som er et signal som stopper signalet fra fasedetektoren (PFD-phase frequency detector). Da vil VCOen fortsette å svinge på den frekvensen den gjorde før pfdena ble disabled. For å styre pfdena har vi laget en krets som heter PFDENA. Denne vil bli utdypet senere. DPLL Digital PLL, må brukes på Bifase Prosjektgruppe 59

Skjemategning Prosjektgruppe 59 Skjemategning av kretsen. J1 er av/på bryteren for strømtilførselen. FPGAen trenger 3 forskjellige spenninger. I dette hovedprosjektet trenger kortet 2 spenninger på 3,3 V, og en spenning på 1,5 V. Kortet må tilføres en 5 V likespenning på DC jack pluggen. Bryteren B1 har som hensikt å skru av og på kretsen. Dioden D1 er for å beskytte kortet mot feilkobling av pluss og minus, og F1 er en sikring for å beskytte mot for stort strømtrekk. Se figur 3.1-1. Dersom en ikke har tilgang på 5V spenningstilførsel er det mulig å bruke høyere likespenninger, men må da tilpasse spenningsregulatorene for å få ut 1,5V og 3,3V. Spenningstilførselen (VCC_5V) kommer inn på tre spenningsregulatorer som vist i figur 3.1-2. I prosjektoppgaven benyttes det spenningsregulatorer av typen LT1585-1.5 til 1,5 V, og av typen CS5203A-3T3 til 3,3 V. I dette tilfellet kobles pinne 2 og 3 sammen på jumper J. Dersom en velger en spenningsregulator som ikke gir ut riktig spenning, eller har en høyere inngangsspenning, kan jumperen J i figur 3.1-1 brukes til å justere spenningen ut av spenningsregulatoren. En må da montere motstander (R1 og R2) og koble sammen pinne 1 og 2 på jumper J. Motstandsverdiene beregnes ut i fra det aktuelle databladets formler. For LT1585 serien benyttes disse formlene, se figur 3.1-2. I prosjektoppgaven ble det valgt en overflatemontert oscillator som virker på 3,3V. Denne er laget av C-MAC konsernet og har typebetegnelse CFPS-73. Figur 2.2-1 viser hvordan oscillatoren er koblet på kretskortet. Bryter B2 kobler oscillatoren inn eller ut. Oscillatoren er aktivisert når bryteren er åpen. B1Av/på bryter B2Aktivisere/deaktivisere oscillator. Åpen  aktivisert oscillator. B3Dette er en reservebryter til senere utvidelser. B4Denne aktiviserer Testgenerator i FPGAen. B5Slår av/på datastrøm fra J7 (DATA_inn). Standard innstilling er av. B6Velger mellom linjekodene. Lysdiodene D2-D9 viser forskjellige tilstander som FPGAen er satt i. Når de lyser er de aktivisert. Tabell 2 gir en oversikt over hva lysdiodene beskriver. Tabell 2 Oversikt over LED. D2Testgeneratoren i FPGAen aktivisert. D3Bitsekvens 1 i Testgeneratoren kjøres. D4Bitsekvens 2 i Testgeneratoren kjøres. D5Bitsekvens 3 i Testgeneratoren kjøres. D6Bitsekvensene 1-3 kjøres i en tilsynelatende tilfeldig rekkefølge. D7Viser om det er åpnet for datastrøm fra J7 (DATA_inn). D8NRZ linjekode er valgt. D9Bifase linjekode er valgt. J2-J4Jumper som er tenkt brukt dersom en må bruke andre spenningsregulatorer enn de som er nevnt i kapittel 2.1. Det er da mulighet til å koble til motstander. J5PLL1_OUTp, klokke ut fra PLL.J6DATA_UT, datasignal ut i fase med KLOKKE_UT (J8).J7DATA_INN, datasignal inn. Denne inngangen brukes også når en kjører testgeneratoren. J8KLOKKE_UT_BIFASE / BACKUP, denne SMA konnektoren blir brukt til å ta ut gjenvunnet klokkesignal. J9Byteblaster II tilkobling. Brukes til å programmere FPGA og konfigurerings- grensesnittet (EPCS1).J10Testkonnektor. Er laget for at en kan legge ut ønskete signaler fra FPGAen. Det kan være testsignaler eller nyttesignaler.J11Byteblaster tilkobling. Programmering av FPGA, Prosjektgruppe 59

Dataselektoren Velger linjekode Prosjektgruppe 59 Dataselektor Dataselektorens oppgave er i hovedsak å behandle inngangssignalene slik at disse kan styre PLLene som brukes til klokkegjennvinningen. En annen viktig funksjon for dataselektoren er at den bidrar til Man-Machine-Interface (MMI) for betjening av bitsynkroniseren. Prosjektgruppe 59

Testgeneratoren Lager dataord for testing Prosjektgruppe 59 Testgeneratorens hovedoppgave er å produsere linjekode for testing av bitsynkroniserens funksjon. Valgene styres fra MMIet, og klokkesignalet tilføres datainngang Testgeneratoren består av en testvelger som er koplet til en trykkbryter på MMIet. Denne kretsen har som oppgave å velge hvem av datageneratorene som skal gi signal til bitsynkroniseren. Prosjektgruppe 59

PLLene Innebygd PLL PFDENA DPLL PD K-teller :N-teller I/D-teller Carry K clk Carry Borrow ID clk f0 fi Innebygde PLL Når linjekoden NRZ benyttes, vil det bli problemer når PLLen skal gjenvinne klokkeinformasjonen ved sekvenser med etterfølgende ”1” eller ”0”. Problemet oppstår fordi det ikke finnes tilstrekkelig klokkeinformasjon i signalet til å låse PLL Den innebygde PLLen i FPGA kretsen har en funksjon der man kan låse utgangen fra Phase Frequency Detector (PFD) til den verdien den innehar i det tidspunktet et spesielt signal styres. Dette signalet heter PFDENA, og kan kreeres i ”MegaWizard” funksjonen for PLLen i Quartus II. PFDENA kretsen har til hensikt å styre PFDENA signalet ved sekvenser med etterfølgende ”1” eller ”0”. Vi skal nå se nærmere på PFDENA kretsen Det første som skjer i PFDENA kretsen er at datasignalet blir klokket inn på en D-vippe, ved hjelp av stigende flanke på den gjennvunnede klokken. Den fallende flanken på klokkesignalet låser så verdien inn på den neste D-vippen. Det neste som skjer er at det etterfølgende databitet blir så lastet inn i den første D-vippen ved hjelp av neste stigende flanke på klokkesignalet. XNOR porten vil nå sjekke disse to verdiene opp mot hverandre. Er de to bitene like vil porten gi ”1”, hvis de er forskjellige ”0”. Verdien fra denne testen blir klokket inn på den siste D-vippen for å synkronisere utgangen med klokke takten. Inverteren omformer signalet slik at den kan sendes til PLLen. For at dataene skal bli synkrone med PFDENA-signalet må vi forsinke disse med 1 klokkesyklus. Dette gjøres i D-vippen. Prosjektgruppe 59

Jitter problematikk Prosjektgruppe 59

www.bitsynkroniser.tk Spørsmål? The end Prosjektgruppe 59

Prosjektgruppe 59