فیروز همتی آقای دکتر نجفی اقدم زمستان 93 مشخصه های وارونگر CMOS فیروز همتی آقای دکتر نجفی اقدم زمستان 93

وارونگر CMOS استفاده از دو ترانزیستور Drive برای سوئیچ توان مصرفی پایین در حالت سوئیچ

وارونگر CMOS

وارونگر CMOS: مشخصات کار

وارونگر CMOS: تعاریف نقاط مهم ولتاژ آستانه سوئیچ ورودی Vm مینیموم ولتاژ خروجی بالا (Vo=1) VOH ماکزیمم ولتاژ خروجی پایین (Vo=0) VOL مینیموم ولتاژ ورودی بالا (Vin=1) VIH ماکزیمم ولتاژ ورودی پایین (Vin=0) VIL

ناحیه B : یافتن خروجی بر حسب ورودی

ناحیه B : یافتن VIL برحسب خروجی

نایحه B : یافتن VIL برحسب پارامترهای مستقل

ناحیه C : یافتن Vm

ناحیه D : یافتن خروجی بر حسب ورودی

ناحیه D : یافتن VIH برحسب خروجی

ناحیه D : یافتن VIH برحسب پارامترهای مستقل

حل عددی یک مثال: مشخصات وارونگر: حل:

حل عددی یک مثال:

حل عددی یک مثال: Vm: حاشیه نویز:

تعاریف تاخیر:

تعیین تاخیر انتشار : روش جریان متوسط: tPHL: tPLH: tP:

تعیین تاخیر انتشار : روش مدل سازی با مقاومت: tPHL: tPLH: tp: tr , tf در خروجی:

تاخیر انتشار رابطه مقاومت در فرمول های تاخیر انتشار: تاثیر زمان صعود و نزول سیگنال ورودی:

تاخیر انتشار روابطه خازن در فرمول های تاخیر انتشار:

توان مصرفیPower Consumption توان مصرفی دینامیک: انرژی شارژ شده در خازن: انرژی کل: توان مصرفی: نکته: توان در مقاومت ترانزیستور ها مصرف می شود. با این حال توان مستقل از مقدار مقاومت ترانزیستورهاست.

توان مصرفی نکته: ماکزیمم توان مصرفی زمانیست که هر دو ترانزیستور در حالت فعال باشند. توان مصرفی استاتیک: - جریان نشتی از درین به بالک - جریان زیرآستانه از درین به سورس - با کاهش VT جریان نشتی افزایش می یابد.

توان تاخیر مجموع (PDP) کمیت خوبی برای سنجش کیفیت مدارات مختلف است. انرژی مصرفی در هر عملیات واحدش برحسب J نکته: PDPمستقل از فرکانس است.

اشباع سرعت(منبع 2) رابطه جدید Vm با استفاده از رابطه اشباع سرعت روابط تاخیر انتشار جدید بر اساس اشباع سرعت

اشباع سرعت (منبع 2) تعریف روابط جدید برای: VIL - VHL

اشباع سرعت(منبع 1) رابطه جدید Vm با استفاده از رابطه اشباع سرعت 𝑣 𝑠𝑎𝑡−𝑛 = 10 7 𝑐𝑚 𝑠 𝑣 𝑠𝑎𝑡−𝑝 = 8×10 6 𝑐𝑚 𝑠 وارونگرهایی که دچار اشباع سرعت شده باشند به انحراف حساس ترند زیرا مشخصه های انتقالی DC آن ها تیز نیست.

طراحی وارونگر: ماکزیمم حاشیه نویز در صورتی که هدف طراحی ، طراحی مدار وارونگر با ماکزیمم حاشیه نویز باشد آنگاه باید مشخصات وارونگر برای تقارن حداکثری انتخاب گردد. برای متقارن بودن وارونگر باید Vm=Vdd/2 باشد بس داریم: که شرایط روبرو را نتیجه می دهد: برای طراحی وارونگر Cmos با ماکزیمم حاشیه نویز باید دو شرط بالا رعایت شود.

طراحی وارونگر: ماکزیمم سرعت در صورتی که هدف طراحی ، طراحی مدار وارونگر با ماکزیمم سرعت باشد آنگاه باید مشخصات وارونگر برای داشتن تاخیر متوسط مینیموم انتخاب گردد. با توجه به شکل، اساسا وارونگری با ماکزیمم حاشیه نویز ، ماکزیمم سرعت را نخواهد داشت. برای داشتن ماکزیمم سرعت باید مشخصات تاخیر وارونگر بر اساس تغییر Wp رسم شده و Wp که در آن مقدار تاخیر متوسط مینیموم می شود به عنوان مشخصه وارونگر انتخاب گردد.

شبیه سازی: شبیه سازی با Hspice: با مشخصات 0.18u و level=49 Wp=2u Wn=0.5u L=0.18u

شبیه سازی: نمودار مشتق ولتاژ خروجی:

شبیه سازی: تحلیل زمانی با ورودی: PULSE (0V 1.8V 4.5ns 0.5ps 0.5ps 4.5ns 10ns)

شبیه سازی: تاخیر انتشار tpHL:

شبیه سازی: تاخیر انتشار tpLH:

شبیه سازی: توان مصرفی منبع ولتاژ:

شبیه سازی: بررسی تاثیرات تغییرات منبع ولتاژ:

شبیه سازی: بررسی تاثیرات تغییرات منبع ولتاژ:

شبیه سازی: تاثیر تغییرات فرآیند تغییر Wp و ثابت نگه داشتن Wn=0.5u

شبیه سازی: یافتن Wp مناسب برای Vm=Vdd/2 با Wn=0.5u

شبیه سازی: رینگ اسیلاتور -7not(محیطcadence) 𝑊𝑛 𝐿 =1.5 ; 𝑊𝑝 𝐿 =5.5;𝐿=0.18𝑢 𝑇𝑒𝑐ℎ:𝑡𝑠𝑚𝑐 180𝑛

شبیه سازی: رینگ اسیلاتور -7not(محیطcadence) تحلیل زمانی:

شبیه سازی: رینگ اسیلاتور -7not(محیطcadence) محاسبه فرکانس اسیلاتور: 𝑓= 1 𝑇 →𝑓= 1 468× 10 −12 =2.14𝐺𝐻𝑧 𝑓= 1 2𝑛 𝜏 𝑃 → 𝜏 𝑃 = 1 2×7×2.14× 10 9 =33.38𝑝𝑠

شبیه سازی: رینگ اسیلاتور -7not(محیطcadence) بجای استفاده از 𝐿 𝑚𝑖𝑛 اگر از 2𝐿 𝑚𝑖𝑛 استفاده کنیم چه اتفاقی می افتد؟ 𝑓= 1 1.238× 10 −9 =808𝑀𝐻𝑧 𝜏 𝑃 = 1 2×7×808× 10 6 =88.4𝑝𝑠 𝐿 𝑚𝑖𝑛 → 2𝐿 𝑚𝑖𝑛 𝑓→2.67𝑓

شبیه سازی: رینگ اسیلاتور (محیطcadence) 7not→𝑓=2.14𝐺𝐻𝑧 11𝑛𝑜𝑡→𝑓=1.35𝐺𝐻𝑧 21𝑛𝑜𝑡→𝑓=714𝑀𝐻𝑧

مثال وارونگر کسکود: مقادیر ذکر شده محاسبه گردد؟ - سرعت سوئیچ کدام بیشتر است؟ - توان مصرفی کدام کمتر است؟

حل مثال: محاسبه تاخیر انتشار خیلی سریع نشده است اما تقارن بیشتر دارد.

حل مثال: محاسبه توان مدل اصلاح شده توان بیشتری مصرف می کند.

حل مثال: محاسبه توان مدل اصلاح شده انرژی بیشتری در حالت سوئیچینگ مصرف می کند.

منابع: طراحی مدارهای مجتمع CMOS - نویسندگان: نیل وست ، دیوید هریس - ویرایش: چهارم - سال 2010 – ترجمه: دکتر محمد زاده م‍داره‍ای‌ م‍ج‍ت‍م‍ع‌ دی‍ج‍ی‍ت‍ال‌ - نویسندگان: ج‍ان‌ راب‍ی‌ ، آن‍ان‍ت‍ا چ‍ان‍دراک‍ازان‌ و ب‍وری‍و ژن‍ی‍ک‍ول‍ی‍چ‌ - ت‍رج‍م‍ه‌ داری‍وش‌ ش‍ی‍ری‌ و ول‍ی‌ ال‍ل‍ه‌ ن‍ج‍ف‍ی‌ طراحی VLSI دیجیتال – نویسندگان: مرتضی صاحب الزمانی ، فرشاد صفایی ، محمود فتحی – سال 2013