INF3400 Del 11 Teori Latcher og vipper.

Presentasjon om: "INF3400 Del 11 Teori Latcher og vipper."— Utskrift av presentasjonen:

1 INF3400 Del 11 Teori Latcher og vipper

2 Konvensjonelle CMOS latcher
May 2004 Konvensjonelle CMOS latcher Problemer: Terskelfall Ukjent last Ukjent drivegenskaper Definert drivegenskaper Definert last Håvard Kolle Riis

3 May 2004 Vipper Klokket CMOS Håvard Kolle Riis

4 Vipper Konvensjonell vippe Redusert utgangslast Redusert klokkelast
May 2004 Vipper Konvensjonell vippe Redusert utgangslast Redusert klokkelast Håvard Kolle Riis

5 Latchevarianter FPGA Redusert utgangslast og redusert klokkelast
May 2004 Latchevarianter FPGA Redusert utgangslast og redusert klokkelast Håvard Kolle Riis

6 Konvensjonelle CMOS vipper
May 2004 Konvensjonelle CMOS vipper Dynamisk vippe Statisk vippe Håvard Kolle Riis

7 Detaljer May 2004 Håvard Kolle Riis Når begge klokkesignalene er høye:
Tilsvarende situasjon som når begge klokkesignalene er lave. Når begge klokkesignalene er lave: Men klokke invertert burde vært høy: TP1 åpen og C2MOS1 lukket TP2 lukket og C2MOS2 åpen TP1 og C2MOS1 delvis åpne, men C2MOS1 lukker når klokke invertert blir høy – OK TP2 og C2MOS2 delvis åpne: Y får riktig verdi men kan påvirke Z og Q pMOS i TP2 driver ikke 0 godt og skal bare kjempe mot en 1er via C2MOS2, dvs. skaper ikke problemer pga terskelfall. Håvard Kolle Riis

8 Statisk vippe med tofase klokke
May 2004 Statisk vippe med tofase klokke Trygg men treg Håvard Kolle Riis

9 Latcher som styres av klokkepulser
May 2004 Latcher som styres av klokkepulser Klokke -> 1 Inngang til NAND er 1 og 1 og generert klokke er høy. Men etter hvert vil inngangene bli 1 og 0 (pga) forsinkelse og generert klokke er lav. Klokke = 0 Inngang til NAND er 0 og 1 og generert klokke er lav. Pulsgenerator Håvard Kolle Riis

10 Men blir lav etter tidsforsinkelse styrt av treg inverter.
May 2004 Klokke = 0: Generert klokke er lav. Klokke -> 1 og en er 1: Generert klokke er høy. Men blir lav etter tidsforsinkelse styrt av treg inverter. Håvard Kolle Riis

11 Alternativ pulsgenerator
May 2004 Alternativ pulsgenerator Alternativ latch: Klokke er lav betyr hold. Klokke blir høy vil gi sampling av inngangen så lenge ikke de tre inverterne rekker å produsere en 0er. Håvard Kolle Riis

12 Latcher og vipper som kan resettes
May 2004 Latcher og vipper som kan resettes Latch: X settes til 1 når reset er 1 Vippe: Det latches inn en 1er når reset er 1 Håvard Kolle Riis

13 Latch med asynkron reset
May 2004 Latch med asynkron reset Latch: X settes til 1 når reset er 1 Og Y settes til 1 når klokkesignal er 1. Y settes til 1 når reset er 1 og klokkesignal er 0. Håvard Kolle Riis

14 Vippe Vippe med asynkron reset Alternativ vippe med asynkron reset
May 2004 Vippe Vippe med asynkron reset Alternativ vippe med asynkron reset Håvard Kolle Riis

15 Vippe med asynkron set og reset
May 2004 Set = Reset = 0 Håvard Kolle Riis

16 X og Y settes til 0 via NAND portene. X og Q er 0.
May 2004 Set = 0 og Reset = 1 X og Y settes til 0 via NAND portene. X og Q er 0. Håvard Kolle Riis

17 X og Y settes til 1 via NAND portene. X og Q er 1.
May 2004 Set = 1 og Reset = 0 X og Y settes til 1 via NAND portene. X og Q er 1. Håvard Kolle Riis

18 Set = 1 og Reset = 1 Gir konflikt
May 2004 Set = 1 og Reset = 1 Gir konflikt Men kan gi entydig resultat avhengig av rekkefølgen på transisjon til 0. Håvard Kolle Riis

19 May 2004 Håvard Kolle Riis

20 May 2004 Håvard Kolle Riis

21 May 2004 Latcher med logikk Clock gating Håvard Kolle Riis

22 Klass semidynamisk vippe (SDFF)
May 2004 Klass semidynamisk vippe (SDFF) Klokke er 0: Holder verdi Håvard Kolle Riis

23 May 2004 Håvard Kolle Riis Klokke er 1: Skal latche inn ny verdi:
NAND porten gir 1 uavhengig av X pga tidsforsinkelse i invertere. X trekkes ned til 0 pga svak invertere som skal holde X. Q blir lik D. D = 0: Nedtrekket for X er skrudd av og X forblir høy. Q trekkes ned og blir lik D. Håvard Kolle Riis

24 Differensielle vipper
May 2004 Differensielle vipper Håvard Kolle Riis

25 Klokke er 0: Holder verdi Klokke er 1: Latcher inn ny verdi.
May 2004 Klokke er 0: Holder verdi Klokke er 1: Latcher inn ny verdi. Håvard Kolle Riis

26 Kun en transistor i utgangsportene gir raskere respons.
May 2004 Kun en transistor i utgangsportene gir raskere respons. Håvard Kolle Riis

27 En-fase (TSPC) latcher og vipper
May 2004 En-fase (TSPC) latcher og vipper Bare ett klokkesignal Klokke = 0 betyr hold verdi Håvard Kolle Riis

28 May 2004 Klokke = 1 betyr latch Latcher i motfase Håvard Kolle Riis

29 Vippe: Klokke = 0 betyr hold Vippe: Klokke = 1 betyr latch inn
May 2004 En-fase vippe Vippe: Klokke = 0 betyr hold Vippe: Klokke = 1 betyr latch inn Håvard Kolle Riis