Presentasjon lastes. Vennligst vent

Presentasjon lastes. Vennligst vent

INF3430 - H131 Simulering, syntese og verifikasjon (Max kap. 19) Simuleringsmetoder –Hendelsesbasert –Cyclebasert Plassering av design i FPGA (syntese)

Liknende presentasjoner


Presentasjon om: "INF3430 - H131 Simulering, syntese og verifikasjon (Max kap. 19) Simuleringsmetoder –Hendelsesbasert –Cyclebasert Plassering av design i FPGA (syntese)"— Utskrift av presentasjonen:

1 INF H131 Simulering, syntese og verifikasjon (Max kap. 19) Simuleringsmetoder –Hendelsesbasert –Cyclebasert Plassering av design i FPGA (syntese) Verifikasjon Innhold:

2 INF H132 Hendelsdrevet simulering 15ps 5ps 10ps 5ps

3 INF H133 Ulik stige- og falltid (LH og HL)

4 INF H134 Med min:typ:max delay

5 INF H135 Inertial vs. Transport delay

6 INF H136 Cycel based simulator Dropper tidsforsinkelser og regner kun ut boolske uttrykk. Kan brukes på utvalgte deler av en krets der andre deler simuleres med hendelsesdrevet simulering. Reduserer tiden for simulering betydelig. Lite brukt. C1C2

7 INF H137 HDL-syntese til FPGA

8 INF H138 Syntese med fysisk informasjon Benytter informasjon om faktiske tidsforsinkelser i FPGAen til å beregne tidsforsinkelser og finjustere logikk i kretsen.

9 INF H139 Syntese med fysisk informasjon: Retiming

10 INF H1310 Syntese med fysisk informasjon: Kopiering Flytter vippe nærmere etterfølgende innganger slik at en oppnår positiv “slakk”.

11 INF H1311 Syntese med fysisk informasjon: Resyntese Det er mange måter å implementere et design på i en FPGA. Bruker resyntese for lokal optimalisering av kritiske signalveier ved restrukturering av logikk, eliminasjon av porter og forbindelser med mer. …. til timing krav endelig oppfylles

12 INF H1312 Timing analyse Nødvendig for å endelig bestemme klokkefrekvens/tidsforsinkelsen til et design. Statisk timing analyse: Summerer forsinkelser til porter og forbindelseslinjer. –Før “Place-and-Route”: Anslag gjøres på forsinkelse i forbindelseslinjer. –Etter “Place-and-Route”: Ekstrahere verdier for fysiske forbindelser for mer presis beregning. Bruker vanligvis worst-case verdier.

13 INF H1313 Verifikasjon av et komplekst system Skrive testbenk med bitnivå beskrivelse av inngangsverdier og tilhørende utgangsverdier. Ikke mulig ved komplekse enheter som en prosessor. Benytte register-nivå (RTL) beskrivelse av alle eksterne enheter. Blir for tidkrevende å simulere. Løsning: Verifikasjons-IP (Intellectual Property) i form av en Bus Functional Model (BFM).

14 INF H1314 Bus Functional Model (BFM)

15 INF H1315 Formell verifikasjon Ekvivalenssjekk: Et verktøy som bruker formelle (matematiske) metoder for å sammenligne to forskjellige representasjoner av et design. Modellsjekk: Utforske tilstandsrommet til et system for å teste om visse egenskaper (assertions) er sanne.

16 INF H1316 Formell verifikasjon Assertions: –Gjør det mulig å beskrive oppførselen til et system på en formell måte som gir en utvetydig representasjon av designerens intensjon. –Eks: Signal A og B skal aldri være aktive (”0”) på samme tid. –Lesbare av både menneske og maskin. Et verifikasjonsverktøy gransker designet for å forsikre at uønsket oppførsel (angitt med assertions) aldri oppstår.

17 INF H1317 Formell verifikasjon - terminologi Assertions/properties: Et utsagn om et attributt for et design som antas å være sant. Constraints: Avgrense inngangsvektorer til lovlige/gyldige kombinasjoner av inngangene. Event: Spesifiserer normalt ønsket oppførsel. En assertion kan inneholde en serie med events. Procedural: Assertions/properties/constraints/events som kodes i en VHDL/Verilog process. Ofte kalt ”in-context” assertions. Declarative: En assertions/properties/constraints/event som beskriver egenskaper ved ”structural” deler av et design (dvs. sammenkoblingen av modulene). Dette er egenskaper som alltid er aktive, mens procedural som finnes nede i modulen blir avhengig av om de blir utført under simuleringen. Pragma: Forkortelse for pragmatic information. Dette er kommandoer som legges ved i koden for spesielle verktøy. F.eks. “-- synopsys translate_off … … -- synopsys translate_on.

18 INF H1318 Formell verifikasjon - programvare

19 INF H1319 Hurtigere simulering Simulering av store systemer (system med prosessor, minne, mm) beskrevet i VHDL går veldig++ sakte. Modeller beskrevet i høynivå språk som C/C++ og Matlab (for DSP) er langt raskere å simulere. => Trend mot å ta i bruk mer høynivåbeskrivende språk i design.


Laste ned ppt "INF3430 - H131 Simulering, syntese og verifikasjon (Max kap. 19) Simuleringsmetoder –Hendelsesbasert –Cyclebasert Plassering av design i FPGA (syntese)"

Liknende presentasjoner


Annonser fra Google