Presentasjon lastes. Vennligst vent

Presentasjon lastes. Vennligst vent

Fulldigital bitsynkronisator Prosjektgruppe 59. Fulldigital bitsynkronisator Prosjektgruppe 59 Hva som må være med Presentasjon av gruppa OK Bla bla bla.

Liknende presentasjoner


Presentasjon om: "Fulldigital bitsynkronisator Prosjektgruppe 59. Fulldigital bitsynkronisator Prosjektgruppe 59 Hva som må være med Presentasjon av gruppa OK Bla bla bla."— Utskrift av presentasjonen:

1 Fulldigital bitsynkronisator Prosjektgruppe 59

2 Fulldigital bitsynkronisator Prosjektgruppe 59 Hva som må være med Presentasjon av gruppa OK Bla bla bla bla OK Kort om prosjekt (intro) OK Formål med Bitsynk.OK Oppgave def. m/endring OK Forklare Bitsynk. blokkvis Hvordan virker den Bitsynk.delen (Bifase, NRZ) (fordeler/ulemper ?) Forklare blokkskjema (kort) OK Forklare blokkene i blokkskjema OK

3 Fulldigital bitsynkronisator Prosjektgruppe 59 Hvem vi er Arnt Lisa Tomas Svein Roger

4 Fulldigital bitsynkronisator Prosjektgruppe 59 Veileder og oppdragsgiver Veileder Anthony Morgan Oppdragsgiver Forsvarets Forskningsinstitutt, FFI Kontaktperson: Terje Angeltveit

5 Fulldigital bitsynkronisator Prosjektgruppe 59 Prosjektbeskrivelse Lage en programmerbar, fleksibel og fulldigital bitsynkronisator Gjenvinne klokkesignal fra en seriell datastrøm Linjekodene Bifase og NRZ Bitrater fra 100kBit/s til 20Mbit/s

6 Fulldigital bitsynkronisator Prosjektgruppe 59 Prosjektbeskrivelse Realiseres med Alteras Cyclone FPGA med innebygd PLL Fasedetektor N: VCO f0f0 f0·Nf0·N e

7 Fulldigital bitsynkronisator Prosjektgruppe 59 Forskningsrakett Tx Enkoding Nyttedata Klokke RxBitsynk. Bakkestasjon Dekoding Nyttedata Klokke Formålet med Bitsynkronisatoren Inngår i telemetrisystemene for overføring av data. Det ferdige produktet vil inngå i en komplett bakkestasjon

8 Fulldigital bitsynkronisator Prosjektgruppe 59 Forskningsrakett Tx Enkoding Data Klokke RxBitsynk. Bakkestasjon Dekoding Data Klokke

9 Fulldigital bitsynkronisator Prosjektgruppe 59 Begrensninger Minimumsfrekvensen til innebygd PLL er 15,625 MHz  minste bitrate for bitsynk er 15,625 Mbit/s DPLL benyttes for Bifase Innebygd PLL benyttes for NRZ ved bitrater over 15,625 Mbit/s

10 Fulldigital bitsynkronisator Prosjektgruppe 59 Vår løsning

11 Fulldigital bitsynkronisator Prosjektgruppe 59 Skjemategning

12 Fulldigital bitsynkronisator Prosjektgruppe 59 Dataselektoren Velger linjekode

13 Fulldigital bitsynkronisator Prosjektgruppe 59 Testgeneratoren Lager dataord for testing

14 Fulldigital bitsynkronisator Prosjektgruppe 59 PLLene DPLL PD K-teller :N-teller I/D-teller K clk Carry Borrow ID clk f0f0 fifi Innebygd PLL PFDENA

15 Fulldigital bitsynkronisator Prosjektgruppe 59 Jitter problematikk

16 Fulldigital bitsynkronisator Prosjektgruppe 59 Spørsmål?www.bitsynkroniser.tk

17 Fulldigital bitsynkronisator Prosjektgruppe 59


Laste ned ppt "Fulldigital bitsynkronisator Prosjektgruppe 59. Fulldigital bitsynkronisator Prosjektgruppe 59 Hva som må være med Presentasjon av gruppa OK Bla bla bla."

Liknende presentasjoner


Annonser fra Google